英特爾拚先進封裝 向神山下戰帖

　半導體行業雖處於下行觸底階段，但各大半導體巨頭推進製程演進腳步絲毫沒有慢下來，英特爾（Intel）18日在電話會議上，介紹其封裝技術演進和銷售戰略，叫陣市場領導者台積電（TSMC）意味濃厚。

　英特爾先進封裝資深經理Mark Gardner強調，英特爾晶片製造工廠和組裝／測試／封裝站點分布在世界各地，相較台積電目前大部分晶片製造設施都在台灣，英特爾優勢在於提供安全供應鏈、分散地緣風險，也可提供客戶部分IDM流程，彈性選擇，換言之客戶可委託英特爾封裝或測試，但使用其他廠商的晶圓代工服務。

　封裝技術隨晶片功能與效能需求而演進，先進封裝提高晶片整合密度，在原本多晶片整合之中，提高晶片密度，整合更多功能，以台積電為例，從InFO（整合型扇型封裝）、CoWoS（Chip on Wafer on Substrate）到SoIC（系統整合晶片），已經累積豐富的先進封裝經驗，形成3D Fabric平台，將晶片座垂直堆疊，使得晶片整合密度進一步提升，不僅有更多空間容納新功能晶片，也縮短晶片間訊號傳輸的距離，提升訊號交換與運算效能並有效降低功耗。

　英特爾的3D Foveros Direct封裝技術則是利用3D堆疊整合不同的邏輯晶片，為IC設計公司提供靈活性，允許其將不同技術的IP區塊與各種記憶體和I／O元件混合和搭配。該技術可以讓晶片再拆分成更小的小晶片（chiplets），其中I／O、SRAM和電源傳輸電路整合在基礎晶片中，而高性能邏輯小晶片則是堆疊在頂部。

　英特爾組裝測試經理Pooya Tadayon也分享未來英特爾先進封裝技術方向，如使用更堅固的玻璃基板材料，及持續發展共同封裝光學元件（co-packaged optics，簡稱CPO），CPO是將交換器IC和光收發模組共同裝配在同一個插槽（Socketed）上，形成晶片和模組的共同封裝；透過這種封裝方式，取代現有光收發模組，交換晶片和光模塊間的距離將明顯縮短，減少功耗耗損外，更能降低訊號傳輸的延遲。

　半導體持續微縮，但到一奈米節點時，微縮難度增，但又要提高密度時，發展方向轉而往垂直堆疊，先進封裝技術重要性不言可喻；2.5D／3D先進封裝成為晶片堆疊整合的重要技術，大廠紛紛投入提出自有的技術平台，試圖在共通平台的推廣上占先機。